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riscv64: move trap code into ke
This commit is contained in:
Loïc Grégoire
@@ -0,0 +1,16 @@
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const r = @import("root");
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const ke = r.ke;
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const std = @import("std");
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export fn riscv_trap_handler(cause: usize, pc: usize) callconv(.c) void {
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if (cause == ((@as(usize, 1) << 63) | 5)) {
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const old = ke.ipl.set_hardware(.Device);
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ke.private.timer.clock();
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_ = ke.ipl.set_hardware(old);
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if (old == .Passive and ke.private.ipl.is_softint_pending(.Dispatch)) {
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ke.private.dpc.dispatch();
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}
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return;
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}
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std.debug.panic("trap: cause = 0x{x}, pc = 0x{x}, tval = 0x{x}", .{ cause, pc, rv64.read_csr("stval") });
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}
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@@ -69,3 +69,79 @@ thread_start:
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mv a0, s1
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mv a0, s1
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mv a1, s2
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mv a1, s2
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tail riscv_thread_entry
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tail riscv_thread_entry
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.section .text
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.global riscv_trap
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.type riscv_trap, @function
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riscv_trap:
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addi sp, sp, -272
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sd ra, 0(sp)
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sd gp, 8(sp)
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sd tp, 16(sp)
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sd t0, 24(sp)
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sd t1, 32(sp)
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sd t2, 40(sp)
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sd s0, 48(sp)
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sd s1, 56(sp)
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sd a0, 64(sp)
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sd a1, 72(sp)
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sd a2, 80(sp)
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sd a3, 88(sp)
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sd a4, 96(sp)
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sd a5, 104(sp)
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sd a6, 112(sp)
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sd a7, 120(sp)
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sd s2, 128(sp)
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sd s3, 136(sp)
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sd s4, 144(sp)
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sd s5, 152(sp)
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sd s6, 160(sp)
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sd s7, 168(sp)
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sd s8, 176(sp)
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sd s9, 184(sp)
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sd s10, 192(sp)
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sd s11, 200(sp)
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sd t3, 208(sp)
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sd t4, 216(sp)
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sd t5, 224(sp)
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sd t6, 232(sp)
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csrr t0, sepc
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sd t0, 240(sp)
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csrr a0, scause
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mv a1, t0
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call riscv_trap_handler
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ld t0, 240(sp)
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csrw sepc, t0
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ld ra, 0(sp)
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ld gp, 8(sp)
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ld tp, 16(sp)
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ld t0, 24(sp)
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ld t1, 32(sp)
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ld t2, 40(sp)
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ld s0, 48(sp)
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ld s1, 56(sp)
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ld a0, 64(sp)
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ld a1, 72(sp)
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ld a2, 80(sp)
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ld a3, 88(sp)
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ld a4, 96(sp)
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ld a5, 104(sp)
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ld a6, 112(sp)
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ld a7, 120(sp)
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ld s2, 128(sp)
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ld s3, 136(sp)
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ld s4, 144(sp)
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ld s5, 152(sp)
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ld s6, 160(sp)
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ld s7, 168(sp)
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ld s8, 176(sp)
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ld s9, 184(sp)
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ld s10, 192(sp)
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ld s11, 200(sp)
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ld t3, 208(sp)
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ld t4, 216(sp)
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ld t5, 224(sp)
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ld t6, 232(sp)
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addi sp, sp, 272
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sret
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@@ -34,20 +34,6 @@ pub fn late_init() void {
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: .{ .memory = true });
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: .{ .memory = true });
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}
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}
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export fn riscv_trap_handler(cause: usize, pc: usize) callconv(.c) void {
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if (cause == ((@as(usize, 1) << 63) | 5)) {
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const old = ke.ipl.set_hardware(.Device);
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set_timer(std.math.maxInt(u64));
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ke.private.timer.clock();
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_ = ke.ipl.set_hardware(old);
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if (old == .Passive and ke.private.ipl.is_softint_pending(.Dispatch)) {
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ke.private.dpc.dispatch();
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}
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return;
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}
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std.debug.panic("trap: cause = 0x{x}, pc = 0x{x}, tval = 0x{x}", .{ cause, pc, rv64.read_csr("stval") });
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}
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fn set_timer(deadline: u64) void {
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fn set_timer(deadline: u64) void {
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asm volatile ("ecall"
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asm volatile ("ecall"
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:
|
:
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@@ -1,74 +0,0 @@
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.section .text
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.global riscv_trap
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.type riscv_trap, @function
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riscv_trap:
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addi sp, sp, -272
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sd ra, 0(sp)
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sd gp, 8(sp)
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sd tp, 16(sp)
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sd t0, 24(sp)
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sd t1, 32(sp)
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sd t2, 40(sp)
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sd s0, 48(sp)
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sd s1, 56(sp)
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sd a0, 64(sp)
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sd a1, 72(sp)
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sd a2, 80(sp)
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sd a3, 88(sp)
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sd a4, 96(sp)
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sd a5, 104(sp)
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sd a6, 112(sp)
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sd a7, 120(sp)
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sd s2, 128(sp)
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sd s3, 136(sp)
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sd s4, 144(sp)
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||||||
sd s5, 152(sp)
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sd s6, 160(sp)
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||||||
sd s7, 168(sp)
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sd s8, 176(sp)
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sd s9, 184(sp)
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sd s10, 192(sp)
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sd s11, 200(sp)
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sd t3, 208(sp)
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sd t4, 216(sp)
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sd t5, 224(sp)
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sd t6, 232(sp)
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csrr t0, sepc
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sd t0, 240(sp)
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csrr a0, scause
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mv a1, t0
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call riscv_trap_handler
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ld t0, 240(sp)
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csrw sepc, t0
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ld ra, 0(sp)
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ld gp, 8(sp)
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ld tp, 16(sp)
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ld t0, 24(sp)
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ld t1, 32(sp)
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ld t2, 40(sp)
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ld s0, 48(sp)
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ld s1, 56(sp)
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ld a0, 64(sp)
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ld a1, 72(sp)
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ld a2, 80(sp)
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ld a3, 88(sp)
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ld a4, 96(sp)
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ld a5, 104(sp)
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ld a6, 112(sp)
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ld a7, 120(sp)
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ld s2, 128(sp)
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ld s3, 136(sp)
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ld s4, 144(sp)
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ld s5, 152(sp)
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ld s6, 160(sp)
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ld s7, 168(sp)
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ld s8, 176(sp)
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ld s9, 184(sp)
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ld s10, 192(sp)
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ld s11, 200(sp)
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ld t3, 208(sp)
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ld t4, 216(sp)
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ld t5, 224(sp)
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ld t6, 232(sp)
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addi sp, sp, 272
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sret
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